求大神Verilog设计双向移位寄存器代码？

　　modulefifo(clr,clk,din,LorR,dout)

　　input clr,clk,din;

　　input LorR;

　　output [7:0]dout;

　　reg [7:0] fifo;

　　assign dout=fifo;

　　always@( posedge clk)

　　if(clr)

　　fifo<=0;

　　else

　　if(LorR)

　　fifo<=;

　　else

　　fifo<=;

　　endmodule

　　if