一般有电平敏感和沿敏感的差异，电平敏感就是信号的高低电平，比如一个过程是该信号为0的时候执行那么只要该信号为0这过程就一直执行，而沿敏感的话这过程只会在上升或者下降...

两者各有各的特点。 Verilog HDL 推出已经有 20 年了,拥有广泛的设计群体,成熟的资源也比 VHDL 丰富。 Verilog 更大的一个优势是:它非常容易掌握,是类C语言,只要有 C 语言的编程基础,可以通...

verilog（v）就是一门像c一样的语法，用来描述硬件的。 历史上systemverilog（sv）主要是作为模块化，面向对象验证而提出来的。现在，可综合的sv基本快要干掉v在设计中的地位了。因为它...

Verilog的基本设计单元是模块(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。...

module test( input [1:0] ina, input [1:0] inb, input in_sel, input clk, input clear, output reg out_a, output reg out_b ); wire eq0,eq1,eq2,eq3; wire [1:0] result; wire d1; wire d2; assign result = (in_sel)?inb:ina; assign {eq3,eq2,eq1,eq0}...